NVMe SPCIe FPGA IP Core SSD M.2 AMD PCI Express 軟 IP 核 AXI4 存儲加速

產品型號
NVMe SPCIe

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NVMe SPCIe FPGA IP Core

NVMe SPCIe IP 是 NVMe IP 核與 PCIe 軟 IP 核的結合，是沒有 PCIe 硬核 IP 的 FPGA 器件訪問 NVMe SSD 的理想方案，建議首選使用不包含PCIe 硬IP核的低成本FPGA，來用于需要非常大的存儲空間和高速存儲需求的應用。當用戶所選設備沒有足夠的 PCIe 硬 IP 核來連接所有的 NVMe SSD 時，可以同時使用 NVMe AXI IP 和 NVMe SPCIe IP 進行系統設計

NVMe SPCIe FPGA IP Core 支持 AMD/Xilinx Zynq UltraScale+ RFSoC, Zynq UltraScale+ MPSoC, Virtex UltraScale+, Kintex UltraScale+, Artix UltraScale+, Virtex UltraScale, Kintex UltraScale 系列 FPGA 器件，為您提供低 FPGA 資源占用、快速可靠、更低成本、高讀/寫帶寬和性能可擴展的解決方案，顯著縮短上市時間，滿足嵌入式系統對使用 SSD 的需求。適用于高帶寬讀寫、高速數據存儲、高擴展的場景，如數據中心及云計算存儲、邊緣計算、AI 智能、企業存儲、高速模擬數字信號數據采集存儲、航空航天數據采集存儲、自動駕駛車輛采集數據記錄和回放、汽車/醫療/工業測試設備、高速雷達/攝像頭數據采集存儲、以太網 TCP/UDP 網絡數據包捕獲等領域。

· 不依靠 CPU 讀寫 NVMe SSD
通過 PCIe 軟核 IP 的 NVMe 主機控制器讀寫 NVMe M.2 SSD
· AMD PCI Express IP
高帶寬，擴展性強,滿足嵌入式系統對 SSD 使用需求

· AXI4 總線協議
支持同時使用 NVMe AXI IP 和 NVMe SPCIe IP 進行系統設計
· 兼容 NVM Express 1.4
使用 AMD PCIe IP 硬核模塊，支持 PCIe Gen 1.0，2.0，3.0，4.0

· 高讀/寫帶寬
基于 PCIe Gen3 X4 讀寫速率均可達到 3000MB/s
· 快速上手，技術支持
FPGA Vivado、Verilog 代碼解決方案

功能特點

? 實現不依靠 CPU 通過 PCIe 軟核 IP 的 NVMe 主機控制器讀寫 NVMe M.2 SSD
? 支持命令： Identify, Write, Read, Flush
? 兼容 NVM Express 1.4 協議
? 支持 PCIe Gen 1.0，2.0，3.0，4.0
? 自動初始化 NVMe 和 PCIe 鏈路硬件模塊
? 自動的提交和完成命令
? 支持最大每個隊列 65535 個 I/O 命令
? 基于 PCIe Gen3 X4 讀寫速率均可達到 3000MB/s
? MPSMIN (最小內存頁傳輸大小)：4Kbyte
? MDTS（最大數據傳輸大小）：至少 128Kbyte 或者沒有限制
? LBA 單元：512 字節或者 4096 字節
? NVMe AXI IP Core 支持兩個版本，包括 AXI FULL 版本和 AXI Stream 版本
? 可實現參考設計：XCZU19EG + FMC 卡 (FH1402) + SAMSUNG 980 M.2 SSD
? 提供完備的技術支持與定制化設計服務

NVMe SPCIe IP Core 應用交互

NVMe SPCIe IP 核與 PCIe 軟 IP 核結合的 NVMe SPCIe IP 是完成了用戶想通過沒有 PCIe 硬核 IP 的 FPGA 器件去訪問 NVMe SSD 的理想方案。 ALINX 強烈建議首選使用不包含 PCIe 硬I P 核的低成本 FPGA，來用于需要非常大的存儲空間和高速存儲需求的應用。當用戶所選設備沒有足夠的 PCIe 硬 IP 核來連接所有的 NVMe SSD 時，可以同時使用 NVMe AXI IP 和 NVMe SPCIe IP 進行系統設計，如上圖。當所選 FPGA 器件已經集成了 PCIE 硬 IP 核，并且 FPGA 器件內部 PCIe 硬 IP 核數量足夠時，建議使用 NVMe AXI IP 進行設計，以減少 FPGA 資源的占用。

NVME SPCIe IP Core 核庫 AXI.png

NVMe SPCIe IP

NVMe SPCIe IP 作為主控模塊利用 PCIe Soft IP 去訪問 NVMe SSD。與公司另一個 NVMe AXI IP 相比在用戶使用界面和功能上相似。NVMe SPCIe IP 包含了 PCIe 軟 IP 核，實現了 PCIe 協議的數據鏈路層和物理層的部分功能。NVMe SPCIe IP 的物理接口通過 PIPE 接口與 AMD PCIe PHY 連接。AMD PCIe PHY 包括收發器和均衡器邏輯。 NVMe SPCIe IP 由 NVMe IP 和 PCIe 軟 IP 核組成，因此 NVMe SPCIe IP 的所有功能與 NVMe AXI IP 相似。下表顯示了NVMe SPCIe IP 和 NVMe AXI IP 的比較信息。

IP類型	NVMe AXI IP	NVMe SPCIe IP
PCIe 接口類型	AXI4 Stream	PIPE
AMD PCIe IP	UltraScale+ Devices Integrated Block for PCI Express IP（PCIe Hard IP）	UltraScale+ PHY for PCI Express IP（PCIe PHY IP）
PCIe Hard IP	必需的	不需要
PCIe Speed	1-4 Lane with Gen3 或者更低速率	僅支持 4 Lane PCIe Gen3
User 接口	相同	相同
FPGA 資源消耗	較小	較大
最大 SSD 數量	取決于 PCIe 硬 IP 核的數量	取決于收發器的數量
SSD 傳輸性能	讀寫 3000MB/s	讀寫 3000MB/s

NVMe SPCIe FPGA IP 核 AXI.png

NVMe SPCIe IP 框圖

AMD PCI Express IP

該模塊由 AMD 提供，允許通過軟 IP 核而不是硬 IP 核構建 PCIe MAC。該 IP 的用戶接口為 PHY Interface for PCI Express（PIPE）。對于 NVMe SPCIe IP，PCIe PHY 設置為 Lane 寬度 X4，Link 速度為 8.0GT/s。

NVMe SPCIe Stream IP 核庫 AXI.png

AMD PCI Express IP 框圖

該模塊由 AMD 提供，允許通過軟IP核而不是硬 IP 核構建 PCIe MAC。該 IP 的用戶接口為 PHY Interface for PCI Express（PIPE）。對于 NVMe SPCIe IP，PCIe PHY 設置為 Lane 寬度 X4，Link 速度為 8.0GT/s。

有關 UltraScale+ PHY for PCI Express IP 的詳細信息參照”PG239“文檔 https://docs.amd.com/r/en-US/pg239-pcie-phy/IP-Facts

開發環境

設計語言

Verilog

開發工具

Vivado 2020.1

支持器件

AMD Virtex Ultrascale/Kintex UltraScale 系列
AMD Virtex Ultrascale+/Kintex UltraScale+/Artix UltraScale+ 系列
AMD Zynq UltraScale+ MPSoC/Zynq UltraScale+ RFSoC 系列

IP 資源消耗表

IP 資源消耗評估采用 AMD Zynq UltraScale+ MPSoC 系列 FPGA 開發板，提供了一個功能齊全的設計平臺，用于構建數據存儲加速應用。Zynq UltraScale+ MPSoC XCZU19EG 開發板提供了一個帶有參考設計的開箱即用型硬件平臺，可縮短開發時間，讓您專注于目標應用。

器件系列

Zynq UltraScale+ MPSoC

芯片型號

XCZU19EG-FFVC1760-2-I

頻率 (MHz)

250

CLB Regs

65217

CLB LUTs

89356

CLB

18737

BRAM Tile

Design Tools

Vivado 2020.1

注：IP 實際邏輯資源消耗受實例化中其他邏輯資源消耗影響

應用領域

NVMe SPCIe FPGA IP Core 適用于高帶寬讀寫、高速數據存儲、高擴展的場景，如數據中心及云計算存儲、邊緣計算、AI智能、企業存儲、高速模擬數字信號數據采集存儲、航空航天數據采集存儲、汽車及自動駕數據采集存儲及仿真測試、汽車/醫療/工業測試設備、高速雷達/攝像頭數據采集存儲、以太網 TCP/UDP 網絡數據包捕獲等領域。